META-DX2+ ช่วยให้ OEM เพิ่ม Router เป็นสองเท่าและสลับความจุของระบบด้วยการเชื่อมต่อ 112G PAM4 สำหรับพอร์ต 800G และเพิ่มการเข้ารหัสและกำหนดเวลาที่แม่นยำของ Class C/D
20 กันยายน 2565 — ความต้องการ bandwidth และความปลอดภัยที่เพิ่มขึ้นสำหรับโครงสร้างเครือข่าย ซึ่งได้รับแรงหนุนจากการเติบโตของงานแบบ hybrid และการกระจายทางภูมิศาสตร์ของเครือข่าย จึงเกิดนิยามใหม่ของเครือข่ายไร้พรมแดน ทั้งนี้ ด้วยการนำของแอปพลิเคชั่น AI/ML ทำให้มีการคาดกันว่า พอร์ต bandwidth ทั้งหมด 400G (กิกะบิตต่อวินาที) และ 800G จะมีการเติบโตในอัตรารายปีมากกว่า 50% จากข้อมูลของ 650 Group โดยการเติบโตอย่างมากนี้กำลังขยายการเปลี่ยนผ่านไปสู่การเชื่อมต่อ 112G PAM4 ที่นอกเหนือไปจากศูนย์ข้อมูลบนเครือข่าย cloud รวมทั้งสวิตซ์และ router ต่างๆ ของผู้ให้บริการโทรคมนาคม ไปจนถึงแพลตฟอร์มที่เป็น ethernet switching ระดับองค์กร
ดังนั้น บริษัทไมโครชิพ เทคโนโลยี จำกัด (NASDAQ: MCHP) จึงตอบสนองต่อการเปลี่ยนแปลงของตลาดนี้ด้วย portfolio ของ META-DX2 Ethernet PHY (เลเยอร์ทางกายภาพ) ที่มีการเปิดตัว META-DX2+ PHY ตระกูลใหม่ ซึ่งเหล่านี้เป็นโซลูชั่นแรกของอุตสาหกรรมที่รวม 1.6T (เทราบิตต่อวินาที) ของการเข้ารหัสแบบ line-rate end-to-end และการรวมพอร์ต เพื่อรักษาพื้นที่จำกัดที่สุดในการเปลี่ยนไปใช้การเชื่อมต่อ 112G PAM4 สำหรับ ethernet switches ระดับองค์กร อุปกรณ์รักษาความปลอดภัย router เชื่อมต่อเครือข่าย cloud และระบบขนส่งทางแสง
“การแนะนำ META-DX2+ Ethernet PHY 4 ตัวใหม่ แสดงให้เห็นถึงความมุ่งมั่นของเราในการสนับสนุนการเปลี่ยนผ่านอุตสาหกรรมไปสู่การเชื่อมต่อ 112G PAM4 โดย META-DX retimer และPHY portfolio โดยหากใช้ร่วมกับ META-DX2L retimer ของเรา ตอนนี้เราขอเสนอชิปเซ็ต (chipset) ที่สมบูรณ์แบบสำหรับทุกความต้องการในการเชื่อมต่อ ตั้งแต่การจับเวลา การใส่เกียร์ ไปจนถึงฟังก์ชั่น PHY ขั้นสูง” Babak Samimi รองประธานองค์กรหน่วยธุรกิจการสื่อสารของไมโครชิพ กล่าว “ด้วยการนำเสนอทั้งความเข้ากันได้ของฮาร์ดแวร์และซอฟต์แวร์ ลูกค้าของเราสามารถใช้ประโยชน์จากการออกแบบโครงสร้างทั่วทั้งองค์กร ศูนย์ข้อมูล และระบบการสลับและกำหนดเส้นทางของผู้ให้บริการ ซึ่งสามารถให้การเปิดใช้งานในคุณลักษณะขั้นสูงแบบจ่ายตามที่คุณต้องการ (pay-as-you-need) ได้ รวมถึงการรักษาความปลอดภัยแบบ end-to-end การรวมพอร์ตที่หลากหลาย (multi-rate port aggregation) และการตอกเวลา (timestamping) ที่แม่นยำผ่านโมเดลการสมัครใช้งานซอฟต์แวร์”
โครงสร้าง 1.6T ที่กำหนดค่าได้ของ META-DX2+ มีประสิทธิภาพเหนือกว่าคู่แข่งรายต่อไป ด้วยความจุกระปุกเกียร์โดยรวมถึง 2 เท่า และโหมด mux สวิตช์ป้องกัน 2:1 แบบไร้การชน ที่สามารถใช้งานด้วยความสามารถเฉพาะของ ShiftIO ซึ่งความสามารถในการรวมพอร์ต XpandIO ที่ยืดหยุ่น จะช่วยเพิ่มประสิทธิภาพการใช้พอร์ต router/สวิตช์ เพื่อรองรับการรับส่งข้อมูลที่มีอัตราต่ำ นอกจากนี้ อุปกรณ์ต่างๆ ได้แก่ IEEE 1588 Class C/D Precision Time Protocol (PTP) ที่รองรับการตอกเวลาแบบนาโนวินาทีที่แม่นยำ ซึ่งจำเป็นสำหรับ 5G และบริการที่สำคัญทางธุรกิจขององค์กร ทั้งนี้ ด้วยการนำเสนอ portfolio ของตัวจับเวลาที่เข้ากันได้และ PHY ขั้นสูงพร้อมตัวเลือกการเข้ารหัส ทำให้ไมโครชิพช่วยให้นักพัฒนาสามารถขยายการออกแบบของพวกเขา เพื่อเพิ่ม MACsec และ IPsec ตามการออกแบบบอร์ดทั่วไปและ Software Development Kit (SDK)
ความสามารถที่แตกต่างของ META-DX2+ ได้แก่:
• Dual 800 GbE, quad 400 GbE และ 16x 100/50/25/10/1 GbE MAC/PHY
• Integrated 1.6T MACsec/IPsec engines ที่รวมเอาการเข้ารหัสจากตัวประมวลผล packet processors ดังนั้นระบบจึงสามารถปรับขนาด bandwidth ที่สูงขึ้นด้วยการรักษาความปลอดภัยแบบ end-to-end ได้ง่ายขึ้น
• การประหยัดบอร์ดได้มากกว่า 20% เมื่อเทียบกับโซลูชันคู่แข่งที่ต้องใช้อุปกรณ์สองเครื่องเพื่อส่ง 1.6T gearbox แบบเดียวกันและโหมด 2:1 mux แบบไร้การชน
• XpandIO สามารถเปิดใช้งานการรวมพอร์ตของลูกค้า low-rate Ethernet ผ่าน Ethernet interfaces ที่มีความเร็วสูงสูง ซึ่งปรับให้เหมาะสมสำหรับแพลตฟอร์มองค์กร
• คุณลักษณะของ ShiftIO ที่ผสานกับ crosspoint ที่กำหนดค่าได้สูง ช่วยให้สามารถเชื่อมต่อระหว่างสวิตช์ภายนอก การประมวผลต่างๆ และแสงได้อย่างยืดหยุ่น
• อุปกรณ์รุ่นต่างๆของ 112G PAM4 SerDes ด้วยความสามารถ 48 หรือ 32 Long Reach (LR) รวมถึงความสามารถในการตั้งโปรแกรมเพื่อเพิ่มประสิทธิภาพของกำลังเทียบร่วมกับการทำงาน
• การรองรับ Ethernet, OTN, Fibre Channel และอัตราของข้อมูลสำหรับแอปพลิเคชั่น AI/ML
Alan Weckel ผู้ก่อตั้งและนักวิเคราะห์เทคโนโลยีของ 650 Group, LLC กล่าวว่า “ในขณะที่อุตสาหกรรมเปลี่ยนไปใช้ระบบ 112G PAM4 serial ecosystem สำหรับ router และสวิตช์ที่มีความหนาแน่นสูง การเข้ารหัสแบบ line-rate และการใช้ความจุพอร์ตอย่างมีประสิทธิภาพจึงมีความสำคัญมากขึ้น โดยที่ตระกูล META-DX2+ ของไมโครชิพจะมีบทบาทสำคัญในการเปิดใช้งานการเข้ารหัส MACsec และ IPsec ซึ่งเพิ่มประสิทธิภาพความจุพอร์ตด้วยการรวมพอร์ต และเชื่อมต่อ silicon ในการกำหนดเส้นทาง/การสลับกับอัตราที่หลากหลายของแสง 400G และ 800G ได้อย่างยืดหยุ่น”
เช่นเดียวกับ META-DX2L retimer นั้น META-DX2+ PHY ชุดใหม่สามารถใช้กับ PolarFire® FPGA ของ Microchip, PLL ประสิทธิภาพสูง ZL30632, oscillators รวมทั้งตัวควบคุมแรงดันไฟฟ้า และส่วนประกอบอื่นๆ ที่ได้รับการตรวจสอบแล้วว่าเป็นระบบเพื่อช่วยการออกแบบความเร็วในการผลิต
การพัฒนาเครื่องมือต่างๆ
Ethernet PHY SDK รุ่นที่สองของไมโครชิพสำหรับตระกูล META-DX2 ช่วยลดต้นทุนการพัฒนาด้วย API และ firmware ที่ได้รับการพิสูจน์แล้วในภาคสนาม โดยที่ SDK รองรับอุปกรณ์ META-DX2L และ META-DX2+ PHY ทั้งหมดภายในกลุ่มผลิตภัณฑ์ โดยมีการรองรับส่วนขยาย Open Compute Project (OCP) Switch Abstraction Interface (SAI) PHY เพื่อเปิดใช้งานการสนับสนุนของ META-DX2 PHY ภายในระบบปฏิบัติการเครือข่าย (NOS) ที่หลากหลายที่รองรับ SAI
การสั่งซื้อ
กลุ่มผลิตภัณฑ์ META-DX2+ คาดว่าจะได้ทดลองใช้ในช่วงไตรมาสที่ 4 ของปี 2565 สำหรับข้อมูลเพิ่มเติม โปรดเยี่ยมชมเว็บไซด์ META-DX2+ หรือติดต่อตัวแทนฝ่ายขายของไมโครชิพ
โปรดเยี่ยมชม META-DX2L Ethernet PHY ที่ ECOC 2022
ไมโครชิปจะจัดแสดงอุปกรณ์ META-DX2L PHY ซึ่งเริ่มมีการแสดงตัวอย่างในไตรมาสที่ 4 ของปี 2564 ที่บูธ Optical Internetworking Forum (OIF) ที่งานประชุม European Conference on Optical Communication (ECOC) ระหว่างวันที่ 18-22 กันยายน 2565 เมืองบาเซิล สวิตเซอร์แลนด์ โดยไมโครชิพและสมาชิก OIF อื่นๆ จะจัดแสดงการทำงานร่วมกับผู้ขายหลายราย เพื่อเร่งโซลูชั่นในอุตสาหกรรมสำหรับเครือข่ายทั่วโลกในบูธ #701 ที่ศูนย์การประชุมบาเซิล
